| dc.creator | Sandoval Ruiz,Cecilia E | |
| dc.creator | Fedón,Antonio | |
| dc.date | 2008-09-01 | |
| dc.date.accessioned | 2019-04-24T21:27:43Z | |
| dc.date.available | 2019-04-24T21:27:43Z | |
| dc.identifier | https://scielo.conicyt.cl/scielo.php?script=sci_arttext&pid=S0718-33052008000200005 | |
| dc.identifier.uri | http://revistaschilenas.uchile.cl/handle/2250/58419 | |
| dc.description | Las comunicaciones inalámbricas requieren el empleo de métodos de corrección de errores sobre los datos transmitidos, usándose generalmente técnicas de codificación Reed-Solomon & Viterbi, por razones de desempeño y seguridad es preferible implementarlos sobre hardware. En este trabajo se presenta el diseño modular de la etapa de codificación de éstos códigos para su concatenación usando VHDL (VHSIC Hardware Descriptor Language), orientado a la implementación sobre tecnología de matriz de compuertas programadas por campo (FPGA), Se inicia con una revisión de los conceptos asociados a la definición de los componentes, y el modelo, descripción del comportamiento, luego la arquitectura es diseñada usando la sintaxis en VHDL y es capturado el diseño de hardware, finalmente se presentan los resultados de síntesis. | |
| dc.format | text/html | |
| dc.language | es | |
| dc.publisher | Universidad de Tarapacá. | |
| dc.relation | 10.4067/S0718-33052008000200005 | |
| dc.rights | info:eu-repo/semantics/openAccess | |
| dc.source | Ingeniare. Revista chilena de ingeniería v.16 n.2 2008 | |
| dc.subject | VHDL | |
| dc.subject | hardware reconfigurable | |
| dc.subject | codificadores | |
| dc.subject | comunicación digital | |
| dc.title | DESCRIPCIÓN MODULAR DE UN ESQUEMA DE CODIFICACIÓN CONCATENADO PARA CORRECCIÓN DE ERRORES CON PROGRAMACIÓN DE HARDWARE | |
